为了有效地隔离双极型工艺集成电路各个器件，双极型工艺集成电路的各个 pn 结都是反偏的，保证pn结维持反向偏压是必不可少的，这种利用反偏 pn结做器件隔离的技术在 1959年首次获得专利，它是早实用化的器件隔离技术。为了追求芯片商业利润的最大化，设计人员都希望两个器件做的尽量靠近，这样可以缩小单个芯片的面积，同时单位面积的硅片可以产出更多的芯片，提高晶圆的利用率。

以双极型工艺集成电路中两个相互靠近的NPN为例，NPN 的集电极 NW与PW保护环或者 NBL 和P型衬底的 pn 结都是反偏的，它们会建立起一个的势垒高度，形成耗尽层。当相邻的两个 NPN集电区相互逐渐靠近时，它们的耗尽层也相互逐渐靠近，势垒高度开始逐渐降低，电子就很容易越过这个势垒形成漏电流，那么相邻的 NPN的集电极相互之间就会形成微弱的漏电流，这就增加了集成电路的功耗，同时它也影响了器件的隔离效果。

为了避免器件间形成漏电流，相邻的器件间会有一个最小的安全距离。因为PW保护环是轻掺杂的，NW是重掺杂的，当N-EPI 与PW保护环的耗尽区接触到NW时，NW与PW保护环之间的pn 结表现为单边突变结，轻掺杂的PW保护环耗尽层的宽度会变大。图3-2所示为相邻的两个 NPN集电极分别加 10v和5V电压时的剖面图，灰色的区域是耗尽层，P-sub 偏置电压是0V，两个 NPN集电区的耗尽区距离会相互靠近，它们的隔离效果除了与它们的偏置电压有关，也与NW、PW保护环和E-EPI 层的掺杂浓度有关。随着NPN的集电极偏置电压增大，PW 耗尽层的宽度也增大，那么相邻器件的隔离距离会随着耗尽层宽度的增大而减小。为了达到比较好的隔离效果，工作电压越大的芯片，器件相互间的隔离距离也要越大，也就是PW保护环的宽度也要越大。也可以通过提高PW保护环的掺杂浓度，来减低PW保护环耗尽层的宽度，从而达到减小器件相互间的隔离距离的目的，但是提高PW保护环的掺杂浓度会间接增大集电区和PW保护环的寄生电容，从而影响双极型工艺集成电路的工作速度，所以考虑集成电路器件密度的同时也需要对集电极和PW保护环的寄生电容作折衷考虑。

对于一个典型的集电区掺杂浓度为10¹⁶cm^-3，p型衬底掺杂浓度为10¹⁵cm^-3的双极型工艺制程技术，考虑到杂质横向扩散的距离大概4μm 左右，PW保护环的宽度是8μm，对于10V偏压的 NPN器件，集电区之间的间距可能需要12μm。

除了考虑简单的隔离以外，还要考虑高压电路寄生的场效应管问题。当金属线在两个NPN 之间PW保护环的上方横向跨过时，它们就会形成寄生的场效应晶体管 NMOS，相邻的两个 NPN 的集电区为该寄生 NMOS 的源和漏，金属线是栅，如图3-3所示。如果金属线的