20世纪80年代未期，研究人员发现LOCOS 隔离技术还是不能满足高密度的集成电路的要求，因为最先进的LOCOS 隔离技术的最小隔离距离大概是0.6μm,LOCOS 场氧的鸟嘴向每个方向的横向凹进的宽度是0.3μm，所以 LOCOS 最小的器件与器件的距离是1.2μm，它严重影响集成电路的集成度。为了解决 LOCOS 隔离技术的鸟嘴效应和白带效应，研究人员在LOCOS的基础上开发出STI 隔离技术方案，但是STI 隔离技术的工艺集成面临许多挑战，例如早期在没有 CMP（Chemical Mechanical Polishing，化学机械抛光）技术的时候，需要光刻和刻蚀去除多余的氧化物，并且产品良率低，早期的STI 隔离技术并不适合用于实际集成电路生产。1983年，IBM 发明了 CMP 技术，CMP技术的出现为STI 隔离技术的实用化开辟了道路，1994年，CMP 技术被应用于实际生产中。STI 隔离技术与LOCOS 隔离技术非常类似，STI 隔离技术是采用凹进去的沟槽结构，它场区的氧化物不是通过热氧化生长的，而是采用HDP CVD （High Density Plasma CVD）的方式淀积的SiO2，所以STI 隔离技术可以解决鸟嘴效应和白带效应。由于STI 隔离技术的器件密度非常高，STI隔离技术被广泛应用于工艺特征尺寸在 0.25μm 及以下的集成电路。
STI 隔离技术首先是利用各向异性的干法刻蚀技术在隔离区域刻蚀出深度大概 2500~3500A的浅沟槽，然后利用 HDP CVD淀积SiO2，再通过 CMP 平坦化技术对 STI进行平坦化，去除多余的氧化层，Si3N4是CMP平坦化的终点。最后利用酸槽去除Si3N4和前置氧化层。
为了更好地理解 STI 隔离技术，先简单介绍一下STI 的工艺制程的工艺流程，它主要包括以下步骤：
第一步，生长前置氧化层，缓解Si3N4层对衬底的应力；
第二步，生长 Si3N4，它是STI CMP 的停止层，也是场区离子注入的阻挡层；
第三步，AA 区域光刻处理和刻蚀；
第四步，场区侧壁氧化修复刻蚀损伤；
第五步，利用 HDP CVD淀积场区 SiO2，形成场区氧化物隔离器件；
第六步，利用CMP去除多余的氧化物，进行STI氧化物平整化；
第七步，利用湿法刻蚀去除Si3N4。
关于 STI工艺流程的详细描述，可以参考第四章第三节有源区工艺和STI隔离工艺。如图3-15所示，是通过 HDP CVD淀积SiO2，和STI CMP 后的剖面图。STI 隔离工艺是通过刻蚀和CVD技术在器件有源区之间嵌入很厚的氧化物，从而形成器件之间的浅沟槽隔离。
在利用STI 隔离技术制造的CMOS 工艺集成电路中，与LOCOS 隔离技术类似，也要考虑NMOS 的漏极与NW之间的穿通问题，以及PMOS 漏极与PW之间的穿通问题。图3-16所示为0.18μm 1.8V/3.3V 工艺技术的器件偏置电压，它们之间形成的 pn 结都是处于零偏或者反偏的，可以达到相互隔离的效果。图3-17所示为1.8V NMOS 漏极接1.8V电压与3.3V 电压的NW之间穿通问题。NMOS 漏极与 PW形成耗尽区，3.3V NW 与PW形成耗尽区，当它们的耗尽区相互靠近时，它们之间的势垒高度开始减小，电子就更容易越过这个势垒形成漏电流，所以需要考虑 NMOS漏极与NW的穿通问题。PMOS漏极与PW的穿通问题也是类似的情况。
在利用 STI隔离技术制造的CMOS 集成电路中，同样也存在寄生场效应晶体管 NMOS导通形成漏电的问题，与LOCOS隔离技术类似，当金属引线从 NMOS 的漏极与PMOS的NW之间的PW上方跨过时，也会形成寄生的场效应晶体管 NMOS，如图3-18所示。虽然在STI嗝离技术中，也已经可以有效地解决低压CMOS 工艺寄生的场效应晶体管的问题，但是对于HV-CMOS和BCD 集成电路，高压器件工作电压高达40V，它们依然会导致寄生的场效应晶体管开启。
为了解决寄生的场效应晶体管的问题，对于 HV-CMOS 和BCD 工艺集成电路，工程人员会在 HDP CVD 淀积之前，增加一道场区离子注人工艺流程，目的是提高寄生的场效应晶体管的阈值电压，这样可以有效的改善寄生的场效应晶体管的形成漏电的问题。
场区离子注入工艺流程如图3-19~图3-23所示。
1）场区离子注入光刻处理。通过微影技术将场区离子注入掩膜版上的图形转移到晶圆上，形成场区离子注入的光刻胶图案，非场区离子注入区域上保留光刻胶。场区离子注入的掩膜版和PW掩膜版是相同的。图3-19所示场区离子注入光刻的剖面图，图3-20所示为场区离子注入显影的剖面图。
2）场区离子注入。通过场区离子注入提高寄生NMOS的阈值电压，Si3N4作为阻挡层，硼离子只会注入没有Si3N4和光刻胶覆盖的区域，因为这道工序只要求离子注入到硅表面，离子注人的能量比较低，所以硼离子无法穿透Si3N4。也可以把这道工序移到淀积 HDP CMD之后，不过离子注入的能量要非常高才能穿透很厚的STI氧化层。图3-21 所示为场区硼离子注入的剖面图。
3）去除光刻胶。利用干法刻蚀和湿法刻蚀去除光刻胶。图3-22所示为去除光刻胶后的剖面图。
4）淀积厚的SiO2层。利用 HDP CVD淀积一层很厚的SiO2层，厚度约4500~5500。因为 HDP CVD是用高密度的离子电浆轰击溅射刻蚀，防止CVD填充时洞口过早封闭，产生空洞现象，所以 HDP CVD的阶覆盖率非常好，它可以有效地填充 STI 的空隙。图3-23所示为淀积SiO2的剖面图。
HDP CVD 淀积SiO2后，后续的工艺步骤与正常的工艺流程是一样的。
利用STI 隔离技术制造的集成电路也有几个需要注意的问题，第一个与沟槽上方的拐角有关，沟槽上方的拐角不能太尖，否则会造成沟槽侧壁反型，从而造成器件的亚阈值漏电流过大，因为在一个MOS 管中，多晶硅栅会延伸到 STI 场氧化层上，以保证多晶硅栅可以完全控制源漏之间的沟道。STI侧壁的热氧化可以有效地改善沟槽侧壁反型问题。图3-24所示为STI 刻蚀后和STI 侧壁的热氧化的剖面图，图3-24a是STI 刻蚀后形成尖角的剖面图，图3-24D是STI侧壁的热氧化后STI 的拐角变得圆。第二个是白带效应，STI侧壁的热氧化也会引起轻微的白带效应，不过可以通过后续的牺牲氧化层工艺步骤消除白带效应。第三个与STI 的厚度有关，STI 的氧化层高度必须比有源区高，因为在后续的离子注入工艺后去光刻胶步骤不断会有酸槽，会消耗一部分氧化物。如果到了多晶硅栅刻蚀步骤，沟槽与有源区交界的区域的氧化层比有源区低，会造成多晶硅栅在有源区边缘有残留，导致电路短路。图3-25所示为STI的高度在后续工艺的过程中不断降低，在淀积多晶硅栅之前，STI与有源区交界的地方形成凹槽，其中图3-25f即是多晶硅栅在有源区边缘有残留。
