为了改善利用 pn 结隔离技术制造的集成电路的集成度低、结电容大和闩锁效应等问题，20世纪70年代半导体研发人员在 pn 结隔离技术的基础上开发出LOCOS 隔离技术方案。LOCOS被广泛应用于工艺特征尺寸0.3μm 及以上的CMOS 和BiCMOS 工艺集成电路。L0COS隔离技术与 pn 结隔离技术非常类似，实际上LOCOS 隔离技术就是把 pn 结隔离技术中的PW保护环换成氧化物，LOCOS隔离技术是 pn 结隔离技术的副产物，氧化物能很好地隔离器件，降低结电容，同时改善闩锁效应和寄生NMOS 等问题。

为了更好地理解LOCOS 隔离技术，先简单介绍一下LOCOS 隔离技术的工艺流程，它主要包括以下步骤：

第一步，生长前置氧化层（PAD Oxide），目的是缓冲Si₃N₄层对衬底的应力；

第二步，生长Si₃N₄，它是场区氧化的阻挡层；

第三步，有源区 AA（Active Area）光刻和刻蚀处理；

第四步，场区氧化，形成硅局部场氧化物隔离器件；

第五步，湿法刻蚀去除 Si₃N₄。

图3-4所示为通过热氧化生长 LOCOS 场氧化物后的剖面图。LOCOS 隔离工艺是通过热氧化技术在器件有源区之间嵌入很厚的氧化物，从而形成器件之间的隔离，这层厚厚的氧化物称为场氧。

LOCOS 隔离技术存在两个严重问题：一个问题是场区氧化层横向形成鸟嘴（bird’sbeak），另外一个问题是白带效应，也称 Kooi Si₃N₄效应。图3-5所示为LOCOS隔离技术的鸟嘴效应和白带效应示意图。

热生长LOCOS 场区氧化层的过程中需要消耗掉大约44%的硅，氧原子既进行纵向扩散越过已生长的氧化物与正下方的硅反应生成氧化物，氧原子也进行横向扩散与Si₃N₄掩膜下硅反应生成氧化物。LOCOS 场区氧化层的中部是凸起的并向两边横向延伸凹入Si₃N₄掩膜下的有源区，进入Si₃N₄掩膜下的氧化物会逐渐变薄形成鸟嘴的形状，所以横向延伸凹入有源区的现象被称为鸟嘴效应。鸟嘴效应不但与LOCOS 场区氧化层的厚度成正比，也与前置氧化层的厚度成正比，通常鸟嘴效应凹进有源区的尺寸大于等于前置氧化层的厚度，鸟嘴效应会随着LOCOS场区氧化层或者前置氧化层的厚度的增大而变得越发显著。对于先进的LOCOS 工艺隔离技术，前置氧化层的厚度大约300A，鸟嘴大概会横向向有源区凹进0.3μm，鸟嘴效应减小了器件的有效宽度，从而减小了器件的速度。在形成鸟嘴的同时，场区离子注入的杂质也会扩散到有源区边缘的里面，如果器件很窄，场区的杂质可能扩散到器件的沟道下方，它会提高器件的阈值电压，从而减小器件的速度，这一效应被称为窄沟道效应。

改善鸟嘴效应的方法有两种：一种是减小前置氧化层的厚度，但是减小前置氧化层的厚度会造成衬底位错形成缺陷，因为很薄的前置氧化层的厚度不足以抵消Si₃N₄薄膜对衬底的应力；另一种是降低LOCOS 场氧的厚度，但是降低LOCOS场氧的厚度会影响LOCOS 对器件的隔离效果，并且寄生的场效应晶体管 NMOS 会更容易导通造成漏电。最优的解决方案是对鸟嘴效应、前置氧化层的厚度和 LOCOS 场氧的厚度进行折中考虑。

LOCOS场氧是在高温的湿氧的环境下反应生长的，而Si₃N₄也会在高温湿氧的环境下生成NH₃，NH₃会扩散到Si/SiO₂界面，并在Si/SiO₂界面与Si反应形成Si₃N_4，这些 Si₃N₄在有源区的边缘形成一条白带，并会影响后续生长的栅氧化层的质量并导致栅氧的击穿电压下降称为，这种效应称为白带效应。为了改善白带效应，目前最常用的方法是在生长栅氧化层之前，生长一层牺牲层氧化物（Sacrificial Pre- Gate Oxide），通过牺牲层氧化物消耗掉白带区域的Si₃N_4，然后再利用湿法刻蚀去除牺牲层氧化物，这样可以有效地减小白带效应。

形成 NH₃的化学反应式：Si₃N₄+H₂O→SiO₂+NH₃

形成Si₃N₄的化学反应式：Si+NH₃→Si₃N₄+H₂

在利用 L0C0S隔离技术制造的CMOS工艺集成电路中，MOSFET 的源和漏有源区的掺杂类型与衬底的掺杂类型是不同的，源漏与衬底实际上相当于 pn 结二极管，例如NMOS的源漏是把重掺杂的n型有源区设计在PW里，源漏与衬底形成n型二极管，PMOS 的源漏是把重掺杂的p型有源区设计在NW 里，源漏与衬底形成P型二根管，PMOS的衬底NW和NMOS 的衬底 PW 形成二极管，PMOS 的衬底 NW 和P-sub 也会形成二极管。无论器件工作在开启还是关闭状态，MOSFET的源漏与衬底的 pn结都是零偏或者反偏的，所以它们的漏电流几乎为零，MOSFET 是被这种自身的 pn 结相互隔离的。图3-6所示为0.35μm 3.3V/5V工艺制程技术的器件偏置电压，MOS 管的源漏与衬底之间，NW 与PW 之间形成的 Pn 结都是零偏或者反偏的，它们可以达到相互隔离的效果。因为在 CMOS 集成电路中 PMOS 是紧邻NMOS，而 NMOS 的衬底PW对于NW又可以起到隔离的作用，它相当于双极型工艺中的PW隔离，PW 可以隔离不同电压的NW的同时，也隔离了不同电压的PMOS。所以 CMOS相当于节省了PW保护环的尺寸，但也不完全是，因为它还要考虑 NMOS 的漏极 n型有源区与PMOS 的NW之间的耗尽区接触穿通问题，类似双极型工艺中的PW隔离的耗尽区隔离问题。图3-7所示3.3V NMOS 漏极接3.3V电压与接5V电压的NW 之间耗尽区相互靠近。接3.3V电压的NMOS 漏极 n 型有源区与接0V电压的PW形成耗尽区，接5V电压的NW与接0V 电压的PW 形成耗尽区，当它们之间的耗尽区相互靠近，它们之间的势垒高度开始减小，电子就更容易越过这个势垒形成漏电流，那么相邻的NMOS 漏极 n 型有源区与 NW之间就会形成漏电流，所以需要考虑 NMOS 漏极n型有源区与NW的穿通问题。类似的情况还有PMOS 漏极P型有源区与PW的穿通问题。

利用 LOCOS隔离技木制造的CMOS 集成电路工艺也存在寄生场效应晶体管的问题。当金属引线从 NMOS 的漏极n型有源区与PMOS 的NW之间的PW上方跨过时，将会形成寄生的场效应晶体管 NMOS，NMOS 漏极n型有源区如同寄生的 NMOS 的源极，NW如同寄生的NMOS 的漏极，金属互连线是寄生的 NMOS 的栅极。图3-8所示NMOS 漏极 n 型有源区与NW之间形成寄生的场效应晶体管 NMOS。在寄生场效应晶体管MMOS中，L0COS 和 ILD 的厚度相当于栅氧化层，因为LOCOS 和 ILD 的厚度都比较厚，寄生场效应晶体管 NMOS的阈值电压大概在12V左右，对于低压CMOS 工艺制程的集成电路，它的工作电压小于等于5V，LOCOS 隔离工艺技术已经可以有效地解决低压CMOS 工艺制程寄生的场效应晶体管的导通形成漏电的问题。但是对于高压HV-CMOS 和BCD 工艺技术，它们的工作电压高达40V，它们依然会导致寄生的场效应晶体管开启。

为了解决高压 HV-CMOS 和BCD集成电路寄生场效应晶体管的问题，在热生长场区氧化层之前，要增加一道场区离子注入工艺流程，目的是提高寄生场效应晶体管的阈值电压，这样可以有效地改善因为寄生场效应晶体管的导通而形成漏极的问题。

场区离子注入工艺流程如图3-9~图3-14所示。

1）场区离子注入光刻处理。通过微影技术将场区离子注入掩膜版上的图形转移到晶圆上，形成场区离子注入的光刻胶图案，非场区离子注入区域上保留光刻胶。场区离子注入的掩膜版和PW 掩膜版是相同的。场区离子注入光刻的剖面图如图3-9所示，场区离子注入显影的剖面图如图3-10所示。

2）场区离子注入。场区离子注入的目的是提高寄生场效应晶体管 NMOS 的阈值电压。NMOS 的有源区被Si₃N₄覆盖，而Si₃N₄可以阻挡离子注入到有源区，所以场区离子注入不会影响 NMOS的电特性，仅仅改变LOCOS 区域的离子掺杂浓度。场区硼离子注入的剖面图如图3-11所示。

3）去除光刻胶。利用干法刻蚀和湿法刻蚀去除光刻胶。去除光刻胶后的剖面图如图3-12所示。

4）生长 LOCOS 场氧化物。利用炉管热氧化生长一层很厚的二氧化硅，它是湿氧氧化法，因为湿氧氧化法的效率更高。利用H₂和O₂在1000°C左右的温度下使硅氧化，形成厚度约4500~5500A的二氧化硅作为LOCOS 隔离的氧化物。LOCOS 场氧可以有效地隔离NMOS与 PMOS，降低闩锁效应的影响。Si₃N₄阻挡了氧化剂的扩散，使Si₃N₄下面的硅不被氧化，Si₃N₄的顶部也会生长出一层薄的氧化层。淀积场区SiO₂的剖面图如图3-13所示。

5）湿法刻蚀去除Si₃N₄。因为Si₃N₄的顶部也会形成一层薄的氧化层，所以首先要去除该氧化层。首先利用 HF 和H₂O（比例是50:1）去除氧化层，再用180°C浓度91.5%的H₃PO₄与Si₃N₄反应去除晶圆上的Si₃N₄。该热磷酸对热氧化生长的二氧化硅和硅的选择性非常好，通过改变磷酸的温度和浓度可以改变它对热氧化生长的二氧化硅和硅的选择性。去除Si₃N₄的剖面图如图3-14所示。