半导体集成电路是通过平面工艺制程技术把成千上万颗不同的器件（如电阻、电容、二极管和 MOS管等）制造在一块面积非常小的半导体硅片上，并按需要通过金属互连线将它们连接在一起，形成具有一定功能的电路。集成电路工作时，集成电路里的各个器件的电压是不同的，必须要对它们之间进行相互绝缘隔离，保证器件之间不相互干扰，并且每个器件的工作都是独立的，从而实现电路的功能。隔离技术是工艺制程的关键，它决定了集成电路的性能和集成度。20世纪60年代，最初商业化的隔离技术是pn 结隔离技术，它是利用pn 结反向偏置时呈高电阻性，来达到相互绝缘隔离的目的。pn 结隔离技术工艺制程比较简单，成品率高，价格便宜，但是利用pn 结隔离技术制造的集成电路的集成度非常低，它只被广泛应用于低成本的TTL集成电路。另外利用pn 结隔离技术制造的CMOS 工艺集成电路中存在寄生的NPN和PNP，它们之间会形成正反馈导致低阻的PNPN通路开启导通，形成闩锁效应问题，烧毁集成电路，所以它并不适合制造比较先进的、高密度的CMOS 和BiC-MOS 工艺集成电路。为了得到更好的隔离和更高的集成度，20世纪70年代半导体研发人员在pn 结隔离技术的基础上开发出LOCOS （Local Oxidation of Silicon，硅局部氧化）隔离技术。LOCOS 隔离技术被广泛应用于工艺特征尺寸0.30μm 及以上的 CMOS 和 BiCMOS 工艺集成电路。随着集成电路制造技术的不断发展，LOCOS 隔离技术并不适用于制造器件密度远大于107cm-2的CMOS 工艺集成电路，20世纪80年代出现了STI 隔离技术，由于利用STI 隔离技术制造的集成电路能实现非常高的集成度，所以 STI隔离技术被广泛应用于特征尺寸0.25μm 及以下的CMOS 工艺集成电路。
为了更好地理解pn 结隔离技术，以最早出现的双极型工艺集成电路为例，先了解双极型工艺制程技术的流程，再通过双极型工艺集成电路去分析 pn 结隔离技术。
双极型工艺制程技术流程主要包含以下八大主要步骤：
第一步、准备P型衬底硅（P-type-Substrate,P-sub）；
衬底的掺杂浓度一般是1015cm-3，晶向是<100＞的轻掺杂p型硅。低的掺杂浓度可山减小集电极的结电容，提高集电极的击穿电压。
第二步、形成n型埋层（N-type-Buried-Layer,NBL）；
首先在p型衬底上生长一层二氧化硅作为阻挡层，再进行光刻和刻蚀处理，露出需要形成 NBL 埋层的区域，然后淀积n型杂质砷，通过退火使杂质扩散到衬底，同时激活砷离子，最后通过湿法刻蚀清除二氧化硅层。在 N-EPI 外延层和P-sub 衬底之间制作中等掺杂的NBL埋层，目的是减少双极型晶体管集电极的串联的电阻和减小寄生的PNP管的影响。
第三步、生长n型外延层（N-type-Epitaxy,N- EPI）；
外延生长一层轻掺杂的n型外延硅，作为双极型晶体管的集电极。整个双极型晶体管便是制作在这层n型外延层上的。为了减小结电容和提高击穿电压 BVcbo，外延层必须是轻掺杂的。
第四步、形成P阱（P-Type- Well,PW）保护环隔离；
生长一层二氧化硅作为阻挡层，再进行光刻和刻蚀处理，露出需要形成PW保护环的区域，然后淀积P型杂质硼，通过退火使杂质扩散到所需的结深，同时激活硼离子，形成PW保护环。PW保护环的结深要大于n型外延层的厚度，这样可以通过PW保护环隔离形成许多n型外延的孤岛，它们便是通过 pn 结隔离技术进行隔离的。电性上利用反偏的PN 结实现双极型晶体管的电性隔离，因为反偏的pn 漏电流非常小。最后通过湿法刻蚀清除二氧化硅层。
第五步、形成重掺杂 N阱（N-Type-Well, NW）集电极；
生长一层二氧化硅作为阻挡层，再进行光刻和刻蚀处理，露出需要形成集电极的区域，然后通过离子注入n型杂质磷，并退火激活磷离子，形成n型重掺杂NW集电极，目的是减少双极型晶体管集电极的串联的电阻。最后通过湿法刻蚀清除二氧化硅层。
第六步、形成 NPN基区（P-Base）；
生长一层二氧化硅作为阻挡层，再进行光刻和刻蚀处理，露出需要形成基区的区域，然后通过离子注入p型杂质硼，通过退火激活硼离子，形成p型轻掺杂 P-base。为了减小结电容，提高击穿电压BVcbo，提高电流增益，P-Base 与NW 和 NBL 不能重合，P-Base 必须是轻掺杂。最后通过湿法刻蚀清除二氧化硅层。
第七步、形成 NPN 发射极和集电极接触；
生长一层二氧化硅作为阻挡层，再进行光刻和刻蚀处理，露出需要形成发射极和集电极接触的区域，然后通过离子注入n 型杂质砷，通过退火激活砷离子，形成n型重掺杂发射极和集电极接触。最后通过湿法刻蚀清除二氧化硅层。
第八步、形成基极和PW 接触。
生长一层二氧化硅作为阻挡层，再进行光刻和刻蚀处理，露出需要形成基区和 PW接触的区域，然后通过离子注入p型杂质硼，通过退火激活硼离子，形成p型重掺杂基区接触。最后通过湿法刻蚀清除二氧化硅层。
上面的工艺流程是前段器件级的工艺，图3-1所示为双极型工艺制程技术的剖面图。当前段工艺完成以后，在器件上淀积一层二氧化硅绝缘层，目的是把器件和互连的金属隔离，然后进行光刻和刻蚀。形成接触孔，并淀积金属层，接着进行光刻和刻蚀，形成金属互连线。
为了有效地隔离双极型工艺集成电路各个器件，双极型工艺集成电路的各个 pn 结都是反偏的，保证pn结维持反向偏压是必不可少的，这种利用反偏 pn结做器件隔离的技术在 1959年首次获得专利，它是早实用化的器件隔离技术。为了追求芯片商业利润的最大化，设计人员都希望两个器件做的尽量靠近，这样可以缩小单个芯片的面积，同时单位面积的硅片可以产出更多的芯片，提高晶圆的利用率。
以双极型工艺集成电路中两个相互靠近的NPN为例，NPN 的集电极 NW与PW保护环或者 NBL 和P型衬底的 pn 结都是反偏的，它们会建立起一个的势垒高度，形成耗尽层。当相邻的两个 NPN集电区相互逐渐靠近时，它们的耗尽层也相互逐渐靠近，势垒高度开始逐渐降低，电子就很容易越过这个势垒形成漏电流，那么相邻的 NPN的集电极相互之间就会形成微弱的漏电流，这就增加了集成电路的功耗，同时它也影响了器件的隔离效果。
为了避免器件间形成漏电流，相邻的器件间会有一个最小的安全距离。因为PW保护环是轻掺杂的，NW是重掺杂的，当N-EPI 与PW保护环的耗尽区接触到NW时，NW与PW保护环之间的pn 结表现为单边突变结，轻掺杂的PW保护环耗尽层的宽度会变大。图3-2所示为相邻的两个 NPN集电极分别加 10v和5V电压时的剖面图，灰色的区域是耗尽层，P-sub 偏置电压是0V，两个 NPN集电区的耗尽区距离会相互靠近，它们的隔离效果除了与它们的偏置电压有关，也与NW、PW保护环和E-EPI 层的掺杂浓度有关。随着NPN的集电极偏置电压增大，PW 耗尽层的宽度也增大，那么相邻器件的隔离距离会随着耗尽层宽度的增大而减小。为了达到比较好的隔离效果，工作电压越大的芯片，器件相互间的隔离距离也要越大，也就是PW保护环的宽度也要越大。也可以通过提高PW保护环的掺杂浓度，来减低PW保护环耗尽层的宽度，从而达到减小器件相互间的隔离距离的目的，但是提高PW保护环的掺杂浓度会间接增大集电区和PW保护环的寄生电容，从而影响双极型工艺集成电路的工作速度，所以考虑集成电路器件密度的同时也需要对集电极和PW保护环的寄生电容作折衷考虑。
对于一个典型的集电区掺杂浓度为1016cm-3，p型衬底掺杂浓度为1015cm-3的双极型工艺制程技术，考虑到杂质横向扩散的距离大概4μm 左右，PW保护环的宽度是8μm，对于10V偏压的 NPN器件，集电区之间的间距可能需要12μm。
除了考虑简单的隔离以外，还要考虑高压电路寄生的场效应管问题。当金属线在两个NPN 之间PW保护环的上方横向跨过时，它们就会形成寄生的场效应晶体管 NMOS，相邻的两个 NPN 的集电区为该寄生 NMOS 的源和漏，金属线是栅，如图3-3所示。如果金属线的电压足够大，那么该寄生 NMOS 就有可能导通开启，原本隔离的两个 NPN 就可能产生漏电流。而且它们之间的漏电流与 NPN的集电区的距离是没有关系的，就算它们间距非常远也可能形成寄生 NMOS 导通产生漏电流，只要有足够宽的金属线从它们上方横向跨过，并且金属线的电压足够大。寄生 NMOS 的阈值电压与PW保护环的浓度和 ILD （Inter Layer Dielectric）氧化层的厚度有关，可以通过提高PW保护环的浓度来提高寄生NMOS 的阈值电压，但是提高PW保护环的浓度会增加集电区与PW保护环的寄生电容，所以提高PW保护环的浓度的方法并不是最好的选择，通过增加ILD 氧化层的厚度去提高寄生NMOS 阈值电压的方法是最可取的，而且不会发生其他的效应。
pn 结隔离技术工艺制程简单，成本低且成品率高，并且能有效实现了双极型工艺集成电路的平面隔离。但是利用 pn 结隔离技术制造的集成电路集成度低、结电容大且高频性能差，并且它会引起CMOS 自身固有的寄生PNP和NPN导通，它们之间会形成正反馈机制导致电源与地之间形成 PNPN 的低阻通路，电源与地之间产生大电流烧毁CMOS 工艺集成电路，这就是CMOS 电路的闩锁效应，所以它并不适合制造比较先进的、高密度的 CMOS 和BiCMOS 工艺集成电路。pn 结隔离技术只被广泛应用于低成本的 TTL集成电路。
