Si₃N₄干法刻蚀的停止层，可以有效地避免干法刻蚀损伤衬底硅；第二点是栅极与漏极的接触填充金属形成电容，如果深亚微米的工艺制程技术仍然利用SiO₂作为介质层，由于栅极与漏极的接触填充金属距离很近，SiO₂不能形成很好的隔离，栅极与漏极的接触填充金属之间会存在漏电问题，而对于新的侧墙介质层 SiO₂和 Si₃N₄，Si₃N₄具有很好的电性隔离特性。图3-77所示为0.35μm 及以下工艺制程技术的栅与漏极的接触填充金属之间的电容示意图。图3-78所示力0.35μm及以下工艺制程技术的侧墙工艺的简单示意图，其中图3-78a 是淀积SiO₂和 Si₃N₄；图3-78b是利用干法刻蚀形成侧墙。

对于特征尺寸是0.18μm 及以下的工艺技术，利用SiO₂和 Si₃N₄作为侧墙介质层会出现新的问题，所以利用三文治结构SiO_2/Si₃N₄/SiO₂代替 SiO₂和 Si₃N₄作为侧墙介质层，SiO_2/Si₃N₄/SiO₂也称为 ONO（Oxide Nitride Oxide）结构。首先利用LPCVD 淀积一层厚度大约200A的SiO₂层作为Si₃N₄作应力的缓解层，然后淀积大约400A的Si₃N₄层，最后再利用 TEOS 发生分解反应生成厚度大约1000A的SiO₂层。利用各向异性的干法刻蚀刻蚀SiO₂停在Si₃N₄层，再干法刻蚀刻蚀 Si₃N₄停在SiO₂层。在0.18μm工艺制程需要利用三文治结构 SiO₂/Si₃N₄/SiO₂作为侧墙介质层的原因是厚度1500A的Si₃N₄应力太大，Si₃N₄应力会使器件产生应变，导致器件饱和电流降低，漏电流增大。为了降低Si₃N₄的应力，必须降低Si₃N₄的厚度。图3-79所示为0.18μm及以下的工艺技术的侧墙工艺的简单示意图，其中图3-79a 是淀积三文治结构SiO₂/Si₃N₄/SiO₂；图3-79b 是利用干法刻蚀形成侧墙。

对于特征尺才是90nm及以下的工艺技术，栅板与漏极的寄生电容C_gd逐渐增大已经开始影响器件的速度，为了降低寄生电容C_gd，必须增大栅极与漏极 LDD结构的距离，所以要进行双重侧墙。首先是淀积大约50A 的SiO₂，覆盖在多晶硅和衬底硅表面，然后淀积大约150A的Si₃N₄，利用各向异性的干法刻蚀刻蚀Si₃N₄停在SiO₂层形成第一重侧墙，再进行LDD 离子注入。LDD 离子注入后再淀积三文治 ONO结构