随着集成电路工艺技术的不断发展，为了提高集成电路的集成度，同时提升器件的工作速度和降低它的功耗，集成电路器件的特征尺寸不断按比例缩小，工作电压不断降低。为了有效抑制短沟道效应，除了源漏的结深不断降低和沟道的掺杂浓度也不断增加外，栅氧化层的厚度也不断降低，从而提高栅电极电容，达到提高栅对沟道的控制能力，同时调节阈值电压。栅氧化层的厚度是随着沟道长度的减小而近似线性降低的，每一代大概是前一代的0.7倍左右，从而获得足够的栅控能力。另外，随着栅氧化层厚度的不断降低，MOS 管的驱动能力也会相应提高。
20 世纪60年代，最初的栅极材料是铝金属，氧化层的介质层是纯二氧化硅，栅极叠层结构是由纯二氧化硅和金属栅极组成。后来开发出多晶硅栅极，栅极叠层结构变为由纯二氧化硅和重掺杂的多晶硅栅极组成。因为通过多晶硅栅极可以实现自对准，另外也可通过调节掺杂多晶硅栅的类型调节器件的阈值电压。NMOS 栅极的多晶硅掺杂类型是n 型，PMOS栅极的多晶硅掺杂类型是p 型。对于厚度大于4nm 的栅氧化层，它是理想的绝缘体，因为SiO2的禁带宽度高达9eV，Si的禁带宽度是1.12eV，它们之间会形成巨大的势垒高度，在器件正常的偏置电压的条件下，电子或者空穴不可能越过栅氧化层与硅形成的势垒，所以不会形成栅极漏电流。
图2-18所示为 NMOS的能带图，图2-18a 是栅氧化层的厚度大于4nm，衬底与栅之间没有形成明显的漏电流。随着栅氧化层厚度的不断降低，当纯二氧化硅的厚度小于3nm 时，它不再是理想的绝缘体，栅极与衬底之间将会出现明显的量子隧穿效应，衬底的电子以量子的形式穿过栅介质层进入栅，形成栅极漏电流。栅极漏电流会随着栅氧化层厚度的减小而呈现指数级增长，栅氧化层物理厚度每减小0.2nm，隧穿电流就增大10倍，栅极漏电流增加会导致集成电路的功耗急剧增加，功耗增加导致集成电路发热从而影响集成电路的可靠性。另外，PMOS多晶硅栅极中的硼离子也会穿过栅介质层进入衬底，导致阈值电压漂移。图2-18b是栅氧化层的厚度小于3nm 时，多晶硅栅极的空穴不再进入栅氧化层的价带，而是表现为波动性，直接以量子的形式隧穿栅氧化层的梯形势垒，进入衬底形成漏电流。图2-19所示为1.8V NMOS 和1.8V PMOS 的栅极漏电流方向。NMOS 的栅极漏电流是由栅极流向衬底，PMOS 的栅极漏电流是由衬底流向栅极。
当集成电路器件的特征尺寸进入0.18μm 时，栅氧化层的厚度小于3nm，半
