逻辑综合(Logic Synthesis)是将数字电路的寄存器传输级描述转化为符合设计目标约束的门级结构描述(即逻辑门级网表，简称逻辑网表或网表，Netlist) 的过程。逻辑综合般包括转换、逻辑优化和映射3个阶段(见图5-22)，根据设计者设定的综合约束和策略优化电路的性能、面积和功耗等。逻辑综合输出的逻辑网表是物理综合的输入。

逻辑综合的转换(Translation) 是根据与工艺无关的标准单元库，将数字电路的RTL描述翻译为未经优化的逻辑网表，即逻辑方程组。

逻辑综合的逻辑优化( Logic Optimization) 是根据设计目标的约束，重组和优化电路的逻辑网表。该过程需同时满足3类设计约束( Synthesis Constrains): 环境约束( Environment Constraints)、 设计规则约束( Design Rule Constraints)和逻辑优化约束(Logic Optimization Constraints)。环境约束描述了电路工作时的温度、电压、驱动、负载等外部环境。设计规则约束描述了电路允许的信号最大跳变时间、最大扇出、最小V最大连线电容等。逻辑优化约束包括时序约束和面积约束，前者限定了时钟网络、时序路径、关键路径延迟和异步逻辑时序，后者限定了最大逻辑数量。复杂电路可以采用自顶向下和自底向上两种逻辑优化策略，前者将顶层模块和其下所有的子模块一起优化， 针对顶层模块设置约束条件;后者则采用分而治之的思想，从底层开始设置约束条件，子模块逐个综合优化，逐层向上集成直到顶层模块。

逻辑综合的映射( Mapping)是根据设计目标的时序和面积等约束，以及目标单元库所提供的逻辑单元在相应工艺下的逻辑关系、单元特征以及延时、功耗和面积等参数，从目标工艺单元库中选择逻辑单元实例实现与工艺相关的逻辑网表。

逻辑综合的历史最早可以追溯到手工用卡诺图实现电路逻辑简化，但直到20世纪80年代中后期逻辑综合的理论和方法才发展成熟，至20世纪90年代形成了商业自动化逻辑综合工具。随着工艺节点的进步，逻辑综合的优化效果成为影响物理设计可行性的主要因素，逻辑综合需考虑先进工艺下的更多物理效应。