布局规划(Floor Planning)是集成电路的主要模块在试验性布局中的图形表示，是单元布局、布线的前提。布局规划在一定几何约束条件下通过建立数学模型，优化模块的形状或位置，优化外部连接引脚的位置。

布局规划几何约東是由部分模块的特别放置需求引起的约束条件，如图5-20所示，主要包含:①引线键合( Wire Bonding)位置， 通常位于芯片四周，输入/输出单元应尽可能靠近;②高速宏单元(Macro) 位置，通常高速电路(如Cache、乘法器、桶形移位器和算术逻辑单元)应聚集在一起以避免过长的数据路径;③IP 核位置，通常要求特别的布局位置，如IP上方不允许信号布线等。

布局规划优化算法的主要目标是确定芯片面积( Die Size),确保时序收敛(Timing Closure),满足布线( Routing)的要求。模块形状优化是布局规划阶段所特有的，可被看作具有软参数的布局规划约束问题。算法主要有布局尺寸变化算法、基于群生长的算法、仿真退火算法和集成布局规划算法。布局尺寸变化算法( Foorplan Sizing Algorithms)可在多项式时间内改变模块长宽比找出最小布局面积。

基于群生长的算法( Cluster Growth Algorithms) 迭代地增加块，同时采用水平、垂直或对角的方式合并成群，放置下一个块位置和方向使布局目标函数最优。仿真退火算法( Simulated Annealing Algorihms)从任意的初始解开始，寻求目标函数解的不断改进。集成布局规划算法( Integrated Floor Planning Algorithms)将布局规划问题映射为一些等式的集合，其中变量代表块的位置。

布局规划表示法的研究从20世纪80年代开始，到20世纪90年代中后期至今经历了很大的发展，出现了很多表示各种拓扑类型的表示法或编码(如快速序列对算法)，并有相应算法(如哈密顿路径图算法)。随着对集成电路性能要求的提高，有约束的布局规划(如分层设计、IP 核复用和连线优化)也成为目前超大规模集成电路物理设计中研究的热点。