随着器件尺寸不断缩小，栅极介质层 SiON的厚度会降低到 2nm 以下，栅极多晶硅耗尽、衬底量子效应和栅极漏电流变得越来越严重。而栅极漏电流对集成电路的影响尤为重要，它会严重影响集成电路的功耗和可靠性。依据式（2-22），选用高K 材料代替 SiON作为栅极介电层，可以在相同的等效栅氧化层厚度的情况下，得到物理厚度更大的栅介质层，从而改善栅极漏电流。

长期以来，研究人员在高K 材料领域进行了大量的基础研究，发现了很多高K材料，例如从早期的Si₃N₄、Al₂O₃到后期的Ta₂O₅、TiO₂、Ta₂O₃和 HfO₂等。但是这些高K材料都不能很好地与目前的工艺兼容，它们只能满足工艺的某一方面的特定的要求。

Si₃N₄与Si的晶格匹配得很好，Si₃N₄自身以及与Si 衬底形成的界面具有良好的热稳定性，并且Si₃N₄中氮元素的存在可以有效地阻挡 PMOS栅极硼杂质向衬底扩散，但是Si₃N₄会引起载流子迁移率下降，而且介电常数较低，均值在7左右。它无法满足先进CMOS 工艺栅介质层厚度逐渐缩小的要求。

Al₂O₃的禁带宽度8.9eV，其热力学稳定性非常好，结晶温度高，并且能与Si 衬底形成良好的界面，但是它的相对介电常数也较低，仅为9左右。它也无法满足先进CMOS 工艺栅介质层厚度逐渐缩小的要求。

TiO₂的介电常数高达80，但是其禁带宽度仅为3.5eV，并且结晶温度较低，只有400°C，在后续高温退火处理时产生结晶化，并将引起栅极漏电流显著增大，而且TiO₂与Si衬底及多晶硅栅极之间存在界面反应问题。所以它与硅工艺存在不兼容问题。

Ta₂O₃的介电常数25左右，但是其结晶温度只有700°C，并且其禁带宽度很小，Ta₂O₃与Si的导带偏移量只有0.38eV，如此低的势垒高度，载流子很容易越过势垒形成栅极漏电流。另外，Ta₂O₃在Si上的热稳定性极差，在界面处易生成SiO₂/硅酸盐，导致界面存在大量缺陷，这些缺陷电荷中心会造成载流子散射，严重影响了反型层中载流子的迁移率。所以它也不适合用于 CMOS 工艺制程栅介质层。

HfO₂的介电常数25左右，其禁带宽度为5.9eV，并且 HfO₂与Si 的导带偏移量1.5eV，载流子不足以越过1.5eV 的势垒高度形成栅极漏电流。HfO₂与Si 直接接触会显著降低载流子迁移率，其结晶温度低于600°C，不过可以对HfO₂掺杂Si、N等可以使其结晶温度提高到1000°C，但是对HfO₂掺杂后形成的 HfSiO 或者 H阀、HfSiON 的介电常数会降低，HfSiO 的介电常数比较低，只有7~15，而HfSiON的介电常数会随着N元素的含量变化而增大，最大可达16。对HfO₂掺杂N 离子可以提高结晶温度，减小栅极漏电流，抑制硼穿通效应。对HfO₂掺杂Si离子可以改善界面态，提高载流子迁移率。

通过改变工艺流程和利用金属栅极可以使 HfO₂与目前的硅工艺兼容。另外，通过对栅极嵌入金属材料也可以使 HfSiON与目前的硅工艺兼容。所以目前HfO₂和HfSiON 是最适合用作栅极高K介质材料。