图2.2是现代CMOS 器件剖面的示意图。一般来说，水平方向的尺寸微缩幅度比垂直方向的幅度更大，这将导致沟槽（包含接触孔）的深宽比（aspect ratio）也随之提高，为避免沟槽填充过程中产生空穴（void），沟槽的填充工艺技术也不断发展。从图中可见，集成电路芯片的制造过程中包含很多种填充技术上的挑战，包括浅沟槽隔离、接触孔和沟槽。根据填充材料的不同，填充工艺主要分为绝缘介质的填充技术和导电材料的填充技术。
在大于0.8μm的间隙中填充绝缘介质时，普遍采用等离子体增强化学气相沉积（Plasma Enhanced Chemical Vapor Deposition, PECVD）；然而对于小于0.8μm 的间隙，用单步 PECVD 工艺填充间隙时会在其中部产生空穴。PECVD技术加上沉积-刻蚀-沉积工艺被用以填充0.5~0.8μm的间隙，也就是说，在初始沉积完成部分填孔尚未发生夹断时紧跟着进行刻蚀工艺以重新打开间隙入口，之后再次沉积以完成对整个间隙的填充。
高密度等离子（High Density Plasma, HDP）化学气相沉积技术工艺在同一个反应腔（chamber）中原位地进行沉积和刻蚀的工艺，通过控制间隙的拐角处沉积刻蚀比（depositionetch ratio），使得净沉积速率接近零，从而提高其填充能力。该技术能够适应深宽比在6：1左右的需求，并满足 90nm 技术节点的需求。
当集成电路发展到 65nm 技术节点时，HDP工艺技术已经不能满足小尺寸沟槽的填充需求，因而发展出一种新的填充工艺技术即商深宽比工艺（High Aspect Ratio Process，HARP）。HARP 工艺采用 O3和 TEOS 的热化学反应，没有等离子体的辅助，同时需要沟槽具有特定的形貌，如特定角度的V 字形沟槽。该技术能够适应深宽比在7：1以上的需求。2008年，应用材料公司又推出eHARP工艺技术以适应32nm 工艺的需求。该技术在原有工艺引入水蒸气，能够提供无孔薄膜，用于填充小于30nm、深宽比大于12：1的空隙，从而满足先进存储器件和逻辑器件的关键制造要求。
更进一步地，在2010年8月，同样是应用材料公司推出第4代填充技术，即流动式化学气相沉积（FCVD）技术。采用该技术，沉积层材料可以在液体形态下自由流动到需要填充的各种形状的结构中，填充形式为自底向上（bottom-up），而且填充结构中不会产生空隙，能够满足的深宽比可超过30:1。这种独特工艺能够以致密且无碳的介电薄膜从底部填充所有这些区域，并且其成本相对低廉，仅是综合旋转方式的一半左右，后者需要更多的设备和很多额外的工艺步骤。
