根据不同产品的类型和测试要求，测试成本约占整个集成电路成本的 10%~30%。测试成本的构成包含运行成本、设备成本、硬件成本和开发成本。

运行成本包括测试厂房费用、水电气消耗、人工成本等相对固定的成本设备成本是指测试所需的测试机台、测试软件及设备维护的成本；硬件成本包括探针卡、负载板、测试插座、墨水及辅助材料等成本；开发成本是指测试程序开发及调试、测试硬件设计、测试向量生成、软件工具使用成本等，这部分成本与产品的相关性很大。

近些年在芯片中加人了可测性设计，增加的这部分成本也可以属于测试成本。

随着集成电路产品的集成度和性能越来越高，功能越来越复杂，测试要求随之不断提高，测试成本上开是必领面对的挑战。常见的降低测试成本的方法如下所述。

（1）并行测试：测试成本和测试时间密切相关，测试时间越长，测试成本就越高。随着测试设备的集成度越水越高，在一台设备上可容纳的测试资源不断提升，这样就可以同时测试更多的集成电路，显著提升了测试效率。并行测试的数量己经从过去的2工位、4 工位，提升到了 256 工位、512 工位；存储器测试的工位更多，可达2000以上。

（2）分段测试：SoC 的高集成度和内置多模块，大幅度提升了其测试难度。为了完整测试所有功能和参数，测试设备必须配置数量众多且昂贵的板卡资源这类电路的规模很大，难以通过提高并行测试工位来降低测试成本，但可以将测试分为多段进行，采用成本相对低的测试设备来测试不同的模块或功能。一个典型的方案是针对内般大容量存储器的产品的测试，存储器的测试时间较长故先采用存储器专用测试设备测试存储器部分，由于仅测试存储器所需要的资源较少，所以并行测试数量可达 128 工位甚至更高；然后采用通用测试设备测试其他功能和参数部分，即使这部分测试的并行测试数量较少，但总的测试成本还是显著降低了。

(3）可测性设计：可测性设计主要解决测试的故障覆盖率低、测试开发周期长、测试时间长的问题，通过将复杂的测试简化，降低了对测试设备能力的要求，提升了测试效率。可测性设计主要包含扫描设计、内建自测试等，目前己经广泛应用在集成电路产品测试中。

(4）并发测试：集成电路的结构日益复杂，特别是 SoC 内部集成了大量功能模块。而传统的测试方案是通过串行方法来依次测试每个模块的，测试时间较长。新的测试设备支持名模块并发测试，拥有独立的测试资源，具备后台数据处理能力，支持多时域控制等，可将数字、模拟、射频、高速、存储器等模块实现部分同时测试．节省了测试时间。