数字集成电路是基于布尔代数的数字逻辑，用于处理数字信号的集成电路。

数字集成电路分为组合逻辑( Combinational Logic)电路和时序逻辑(Sequential Logic)电路两大类，如图5-16所示。组合逻辑电路是指任意时刻其输出仅为输入的函数，而与电路之前的工作状态无关。常见的组合逻辑电路有反相器、与非门、或非门、多路选择器等。时序逻辑电路是指任意时刻的输出不仅取决于该时刻的输入，还与电路之前的状态有关。时序逻辑电路必定含有存储电路结构。常见的时序逻辑电路有锁存器、触发器等。

数字集成电路又可分为同步电路(Sychronous Ciruit)和异步电路(Asynchronous Circuit)两种。同步电路是指所有时序逻辑单元采用单同源时钟驱动，任一路径均满足时序建立时间约束和保持时间约束，其最高工作主频受限于延时最长的路径，称为关键路径。异步电路是指时序逻辑电路无时钟同步或者由非同源时钟驱动的电路类型，其电路性能(吞吐量)受制于电路延时本身。一个典型的同步电路如图5-17 (a)所示，逻辑功能FI、 F2和F3在三个节拍内实现，其最高工作主频受限于、r、l2p中的最大值;该电路也可以以异步电路方式设计，如图5-17 (b)所示，每一个逻辑功能都通过握手逻辑HS通信、启动和标识完成。

CMOS数字电路按照逻辑实现的方式可以分为静态CMOS电路( Static CMOS Circuit)和动态CMOS电路( Dynamic CMOS Circuit)。静态CMOS电路通过低阻通路连接到电源或者地，从而实现逻辑高和逻辑低。常见的静态电路有互补CMOS逻辑、有比逻辑和传输管逻辑等。动态CMOS电路则通过保存在寄生电容上的电荷维持逻辑高或者逻辑低。静态电路具有较好的稳定性，但存在面积大、延时大的缺点。在理想情况下，动态电路的延时仅为静态互补CMOS电路延时的50%，但动态电路存在抗噪声能力差、功耗大的问题。

数字电路设计方法可以分为基于标准单元的半定制设计(Semi -Custom Design)和基于晶体管的全定制设计(Full-Custom Design) 两种。半定制设计广泛采用电子设计自动化工具设计，提高了设计效率。全定制电路设计常用于处理器内核、高速串行总线接口等对性能、功耗要求较高的电路中。

数字集成电路的主要指标包括成本、性能、功耗和稳定性。成本是指芯片设计与加工成本、封装成本和测试成本之和。性能是指数字集成电路可处理数