在半导体领域，泄漏电流( Leakage Current)是指半导体器件载流子(电子或空穴)以隧道效应通过绝缘区时产生的微小电流。随着集成电路工艺的进步，CMOS器件的阈值电压不断降低，泄漏电流对器件性能的影响越来越严重，静态功耗成为限制产品待机时间的重要因素。MOS器件的泄漏电流可以分为结泄漏电流、亚阈值泄漏电流、栅致漏极泄漏电流和栅氧泄漏电流，如图5-11所示。

结泄漏电流(Junction Leakage Current) I1是源、漏有源区与衬底形成pn结，在反向偏置情况下的微小泄漏电流。理想pn结反向泄漏电流包括体内扩散电流与空间电荷区产生电流两部分，其中空间电荷区产生电流起支配作用。结泄漏电流的大小与组成pn结的半导体材料禁带宽度呈指数关系，与源、漏面积呈正比关系。

亚阈值泄漏电流(Subthreshold Leakage Current) I2 是器件处于截止区(Ugs <Uth)时的微弱源漏沟道电流。处于截止区时，MOS器件处于亚阈值区或弱反型区。亚阈值泄漏电流可以表示为

式中，Is为Ugs=0时的泄漏电流，与载流子迁移率、场效应管的有效宽度有关;n为经验参数，约为1.5。理想MOS管进入截止区后电流应迅速减小，为此定义表征器件质量的亚阈值斜率系数S=n(kT/q)1n(10)，S越大，意味着MOS管越接近理想开关。

栅致漏极泄漏电流(Gate Induced Drain Leakage Current, GIDL) I3是由漏区与栅极感应的沟道区和接近漏端的积累区之间形成的高浓度载流子反向pn结隧穿而产生的电流。栅致漏极泄漏电流产生的隧穿电流会因等离子体工艺加工过程中在硅/二氧化硅界面处陷阱的增加而加剧。

栅氧泄漏电流(Gate 0xide Leakage Current) I4 是通过栅氧层隧道效应泄漏到衬底中的电流。随着MOS器件特征尺寸变小，栅氧层越来越薄(28nm 以下工艺等效栅氧层厚度仅为1. 2nm),部分电子由于隧道效应有机会穿越氧化层势垒进入衬底。采用高k (相对介电常数)的物质，如铪和锆的金属氧化物(二氧化铝、二氧化锆)，有助于大幅降低栅氧泄漏电流，因此在现代工艺中基本可以忽略栅氧泄漏电流。

对于CMOS工艺而言，亚阈值泄漏电流是静态电流的主要部分，且随着半导体器件进入纳米时代，亚阈值泄漏电流深刻影响着集成电路的设计。设计者采用多电源域(Muli-Power Domain)、电源门控(Power Gatig)和多种阈值器件(Multi-Threshold CMOS, MTCMOS)等实现低功耗设计。