ESD IMP 工艺技术是在标准CMOS 工艺流程中增加一道ESD IMP 工序，ESD IMP 需要一层额外的掩膜版。ESD NMOS 是利用自身寄生的 BJT NPN开启进行ESD 静电放电，因为寄生BJT NPN 的ESD放电能力很强。对于 ESD PMOS，它的寄生 BJT PNP的性能是比较差，在 ESD保护电路中通常是依靠它的寄生P型二极管正向导通进行 ESD 静电放电，所以并没有特别针对 ESD PMOS的 ESD IMP工艺技术。ESD IMP 工艺技术有两种类型，一种是n型N-ESD IMP，另外一种是P型P-ESD IMP，它们都是只针对 ESD NMOS 的工艺技术。

1. n 型N-ESD IMP工艺技术

n型N-ESD IMP 工艺技术应用于0.35μm 以上技术的5V 器件。n型的 N-ESD IMP 工艺流程是在LDD离子注入后增加一道N-ESD IMP工序，目的是通过离子注入增大 ESD NMOS的LDD结构结深，所以n型 ESD IMP 的ESD NMOS 不再具有LDD 结构尖端放电的特点，从而提高ESD NMOS 的ESD 性能。图3-119所示为n型ESD IMP 的工艺示意图，图3-119a 是完成LDD 离子注入的剖面图，LDD 的结深很小，图3-119b 是进行n型N-ESD IMP，增加LDD 的结深。利用n型N-ESD IMP工艺技术可以在同一CMOS 工艺中设计出两种不同的NMOS，一种是具有LDD 结构的NMOS 是供内部电路使用，另一种不具有LDD 结构的 N-ESD NMOS 是供输入输出电路使用，两种器件结构的对比如图3-120所示。

利用n型N-ESD IMP 工艺技术制造出来的ESD NMOS 拥有较深的LDD 结深，并且它的横向扩散较严重，这导致利用n 型 N-ESD IMP 工艺技术制造的 ESD NMOS 不能用于电压小于5V的短沟道器件。ESD NMOS 的电特性与传统的 NMOS 的电特性是不同的，通常 ESD NMOS 的电流驱动能力是降低的，它的面积比较大、导通等效电阻R_on和寄生的电容也较大，ESD NMOS 是通过牺牲器件的性能来提高器件的 ESD防护能力。晶圆厂通常不会提取 ESD NMOS 的模型参数，否则需要花费额外的成本去提取的这些参数。虽然 ESD NMOS 的电特性变差，但是它的 ESD防护能力很强，输入输出电路都要用 ESD NMOS 进行ESD保护。

2. P型P-ESD IMP 工艺技术

P型P-ESD IMP 工艺技术应用于0.35μm及以下技术平台的器件。P-ESD IMP 工艺技术是在源漏离子注入后增加一道P-ESD IMP 工艺步骤，P-ESD IMP 的目的是把中等浓度的硼离子通过离子注入掺杂到 ESD NMOS 漏极有源区正下方与PW的界面，降低该界面 pn 结的击穿电压，使它的击穿电压比LDD尖端的击穿电压低，达到保护LDD尖端的目的，同时也降低ESDNMOS 的骤回电压V_tl，使ESD NMOS 寄生 BJT NPN 在更低的电压就开启进行 ESD 静电放电，改善ESD NMOS 的ESD 性能，提高芯片抵御ESD的能力。图3-121所示为P 型 P- ESD IMP的工艺示意图，图3-12la是完成重掺杂源漏有源区离子注入后的剖面图，图3-121b是进行p型P-ESD IMP，在有源区的正下方形成中等掺杂的pn结。例如在0.18μm CMOS 工艺中，通过P-ESD IMP 工艺技术可把原来约10V 的pn 结击穿电压降低到约8V。当ESD现象发生在该 NMOS 的漏极时，漏极接触孔正下方的pn 结首先击穿，静电放电电流便会先由该 pn 结界面泄放掉，因此该 NMOS 漏极的LDD结构不会因静电尖端放电而损伤，达到提高它的ESD保护能力。图3-122所示为传统 NMOS 和p型P-ESD IMP器件结构示意图。

另外，利用p型的 P-ESD IMP 工艺技术制造的 ESD NMOS 仍可保留LDD结构，因此该 ESD NMOS 器件仍可使用较短沟道长度，它的模型参数与传统的NMOS 器件类似，除了击穿电压不同之外，不必另外抽取这种 ESD NMOS 器件的模型参数。P型P-ESD IMP也可以用作二极管和厚场氧 MOS 管的离子注入，降低它们的击穿电压，从而增强它们的 ESD保护能力。无论是 n型还是P型 ESD IMP，它们的目的都是增强 NMOS的ESD保护能力。

为了更好地理解 P-ESD IP 的作用，以 ESD GGNMOS （Gate Ground NMOS）为例，如图3-123所示，是ESD GGNMOS 的器件剖面图和等效电路图，VSS是接地管脚，VDD是接电源管脚。它的栅、源和衬底接触都接 VSS管脚，漏极接VDD 管脚，漏极的正下方是P-ESD IMP形成中等掺杂的P型区域。GGNMOS.自身存在一个寄生的 BJT NPN，当ESD发生在VDD 管脚时，VSS管脚接地，漏极的电压瞬间升高，首先是漏极有源区正下方与PW之间的pn 结产生雪崩击穿，因为该区域存在P-ESD IMP 中等掺杂的p型区域，界面的pn 结击穿电压最低。漏极雪崩击穿产生电子空穴对，空穴被衬底收集形成电流I_pw，电流I_pw流过PW的寄生电阻R_p，从而造成PW的电压V_b升高，当电压V_b=I_pwRp>0.6V时，源极的有源区与PW之间的pn 结正偏，也就是NPN 的发射结正偏，这时 NPN开启导通形成低阻通路，进行 ESD放电，从而保护 LDD 结构，防止尖端放电击毁器件。