PD-SOI 不但存在浮体效应，并且随着SOI 工艺技术发展到纳米级，PD-SOI 器件的短沟道效应变得越来越严重，而对于 FD-SOI（Fully Depleted SOl，全耗尽 SOI）器件，当器件工作在饱和区时，硅薄膜体区是全耗尽的，源和体之间的势垒很小，空穴很容易在源区被复合而不会发生累积，所以浮体效应对 FD-SOI 器件的影响非常小，另外 FD-SOI 器件源漏极很薄的结深可以減小源漏极耗尽层横向扩散的宽度，从而有效的抑制短沟道效应，FD-SOI 器件被广泛应用于纳米级工艺。

FD-SOI 除了可以改善浮体效应和短沟道效应外，还具有许多其他方面的优点，包括具有独特的背面偏置能力，低的电源电压（最小的电源电压接近阈值电压，可以达到 0.4V），低的漏电流，低的寄生电容，强的抵御辐射的能力，强的晶体管匹配特性和高的器件工作速度等。这些优点使 FD-SOI 被应用在智能手机处理器、自动驾驶芯片、物联网芯片、通讯收发器和汽车电子等应用。

对于 FD-SOI 器件，它并不是通过沟道掺杂来调节阈值电压V_t，因为 FD-SOI 器件的氧化埋层的厚度很薄，它只有20nm，如此薄的氧化埋层，它就如同 FD-SOI 的第二个栅氧化层，衬底就是栅极，所以只需通过简单的调节背面偏置电压，就可以获得较低的、中等的和较高的阈值电压V_t。另外，还可以根据需要对背面偏置栅极的电压进行动态调节，使FD-SOI 器件在高的或低的功耗下运行。还可以利用背面偏置栅极对工艺变化进行修正，以及在可靠性上对V_t漂移进行补偿。图2-48所示为FD-SOI 器件提高背面偏置栅极的示意图，FD-SOI NMOS 通过PW提供背面偏置，FD-SOI  PMOS 通过NW提供背面偏置。

借助背面偏置栅极也可以降低 FD-SOI器件的电源电压，它的最小值可以达到0.4V。因为通过提高背面偏置栅极的电压可以加强沟道的控制，使器件的沟道强反型，在降低电源电压的情况下可以保持最大工作电流不变。器件的动态功率是与电源电压的平方成正比，所以 FD-SOI器件可以在驱动能力不变的情况下，通过降低电源电压的方法降低器件的动态功率。

相对于传统的体CMOS，FD-SOI 器件是利用介质隔离的，并且体区是全部耗尽的，所以 FD-SOI 可以大幅降低了源漏与衬底，以及阱之间的寄生电容，FD-SOI非常适合应用于射频电路中。

由于 FD-SOI 器件并不是通过沟道注入调节阈值电压和抑制短沟道效应的，所以与传统的体 GMOS相比，FD-SOI 器件并不会出现严重的二级效应，所以利用 FD-SOI 器件能够改进晶体管的匹配性、增益和降低寄生效应，从而降低设计模拟电路时的难度。

图2-49所示为 FD-SOI工艺技术流程图。FD-SOI的工艺技术与MOSFET 平面工艺制程是兼容的，FD-SOI 的工艺技术的前段工艺制程采用了HKMG（金属嵌入多晶硅栅）技术和应变硅技术，后段依然是大马土革结构的铜制程。这里的1-23只是简单描绘了前段工艺流程。

FD-SOI 工艺技术是利用外延生长技术使源和漏有源区凸起，同时进行源和漏掺杂，因为FD-SOI 的有源区厚度很薄，通过外延生长技术使源和漏有源区凸起，可以增加有源区的厚度和表面积，从而可以形成更厚的 Salicide，减小源和漏的接触电阻。在 PMOS 源和漏有源区外延生长 SiGe 应变材料和在 NMOS 源和漏有源区外延生长SiC 应变材料可以在器件沟道产生应力，提高载流子速度，最终提高 FD-SOI 器件的速度。