随着集成电路工艺进入纳米尺度，复杂工艺的采用使得工艺偏差日益严重。工艺偏差是指在集成电路制造过程中，电路几何和电学参数的随机波动。例如，采用193nm波长光源的亚波长光刻造成硅片图形偏差，化学机械抛光导致铜互连线高度严重偏差，掺杂的随机波动导致器件参数的偏差等。工艺偏差使得集成电路设计性能与制造后的性能具有较大差异并呈现随机分布。工艺缺陷如尘埃导致的断路和短路也会使电路出现功能失效。

成品率设计主要是通过早期的设计手段来降低工艺缺陷和工艺偏差对电路性能的影响，提高电路制造后的成品率。相比来说，可制造性设计则更偏向于通过设计手段，解决芯片制造中可能存在的化学机械抛光平整性、亚波光光刻等制造苦难。

成品率设计首先需要建立工艺参数的随机模型以及支持随机参数的器件模型。在此基础上，通过电路仿真可以支持电路的成品率分析和优化；通过建立单元电路的随机延时模型，支持数字电路的成品率分析和优化。

模拟电路对工艺偏差更为敏感，因此设计者很早就已经考虑尺度失配对电路性能的影响；而在成品率设计中，还需要进一步考虑工艺参数偏差对设计的影响。模拟电路设计者一般通过增加裕量、中心化设计等方法来提高电路成品率。近年也有直接以成品率为优化目标的模拟电路自动成品率优化方法的相关研究。Cadence公司的Virtuoso设计环境提供了多工艺角优化、成品率优化等工具。

数字电路的成品率设计分为众工艺角优化方法和统计优化方法两类。众工艺角设计是传统数字电路抗工艺偏差设计的延伸，通过引入更多工艺角，经过优化来保证电路在众多工艺角下都能满足性能要求，提升电路的成品率。Synopsys公司的IC Compiler、Cadence公司的Innovus均提供了众工艺角优化功能。基于统计的优化方法目前发展得尚不成熟。IBM公司最早开发了统计时序分析的工具，并基于该工具来进行电路成品率优化。但基于统计的成品率分析和优化方法还没有被大规模使用。Synopsys公司和Cadence公司最近也发布了统计时序分析工具，基于统计的分析及成品率优化方法也许会成为未来的发展趋势。

成品率增长技术（Yield Enhancement）包含的内涵越来越丰富。传统上是指在不牺牲面积的前提下，通过冗余通孔插入、互连展宽等技术来减少由于尘埃缺陷引起的短路、断路以及通孔缺陷引起的断路失效。成品率增长技术现在涵盖了更多的内容，如光学邻近效应校正（Optical Proximity Correction,OPC）、针对化学机械抛光的哑元金属插入、光刻热点检测及修正等可制造性设计方法，以及前面提到的各种成品率优化方法等。

为了应对工艺偏差引起的成品率的严重下降，近年来还提出了一些可调或自修复的电路设计方法。这些方法在电路设计阶段引入一些可调单元来调整电路的偏置、驱动能力和负载等；在电路制造后，根据电路的实际偏差，通过人工测试或自动测量电路性能，对可调单元进行手工或自动调整，以提高电路性能和成品率。这种设计方法由于可以在制造后调整，可以降低为应对工艺偏差引入的不必要的面积和功耗开销。

成品率设计是集成电路进入纳米尺度后必须采用的设计方法，只有在设计阶段考虑工艺偏差的影响，才能有效地提高集成电路的成品率。随着工艺尺寸的进一步缩小，成品率设计方法将变得更加重要。