1nm攻坚战打响
来源:半导体行业观察
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作者:畅秋
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发布时间: 2021-05-21
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当下,虽说摩尔定律有些失灵,但制程工艺依然在有条不紊地前行着。5nm节点工艺已经量产,台积电的3nm也即将实现风险试产,并于2022年实现量产,而该公司的2nm工艺也已经排上了试产和量产日程。下一步,就是要攻克1nm制程节点了,但从目前情况来看,1nm的研发还没有成熟,还有诸多不确定因素,因此,其试产和量产何时能够排上日程,还需要业界的共同努力。
对于先进制程工艺(这里指10nm以下节点)来说,其相对于较为成熟的制程来说,相关芯片制造的各种因素都是全新的,也是相当具有挑战性的。总体来看,要想量产出可用的先进制程芯片,特别是3nm、2nm和1nm,制造工艺和制造设备就成为了最具挑战性的因素,其中,制造工艺大致可分为晶体管架构和材料,而制造设备的核心要素就是EUV光刻机。而以上这几项都是顶尖技术,特别是对于1nm而言,眼下这些技术还在研究阶段,并未成熟,只有解决掉它们,1nm制程的量产才能真正提上日程。
对于后道工序而言,金属线和通孔的电阻和电容仍然是最关键的参数。解决这个问题的一种方法是采用另一种金属化结构,称为“零通孔混合高度”。这种方案可以根据金属线的应用需求,灵活地将电阻换成电容。 对于中间工序而言,为了进一步缓解布线拥挤并满足新提出的晶体管结构的要求,该工序需要进一步创新。例如,在CFET中,需要为接触栅极提供新的解决方案,现在,这对于nFET和pFET器件来说是通用的。此外,高纵横比的通孔把各种构件互连起来,这些构件现在已经扩展到三维。但是,这些深通孔的主要寄生电阻需要降低。这可以通过引入先进的触点来实现,例如使用钌。 最近,台积电取得了一项成果,其与台湾大学和美国麻省理工学院(MIT)合作,发现二维材料结合半金属铋(Bi)能达到极低的电阻,接近量子极限,可以满足1nm制程的需求。 过去,半导体使用三维材料,这次改用二维材料,厚度可小于1nm(1~3层原子的厚度),更逼近固态半导体材料厚度的极限。而半金属铋的材料特性,能消除与二维半导体接面的能量障碍,且半金属铋沉积时,也不会破坏二维材料的原子结构。 1nm制程透过仅1 ~3层原子厚度的二维材料,电子从源极(source)走以二硫化钼为材料的电子通道层,上方有栅极(gate)加压电压来控制,再从漏极(drain)流出,用铋作为接触电极的材料,可以大幅降低电阻并提高传输电流,让二维材料成为可取代硅的新型半导体材料。
制造设备
1nm制程晶体管的制造,对EUV光刻机的依赖度很高,而在当今全球范围内,只有ASML一家公司具备这种设备的生产能力。 就在2020年底,与ASML有着密切合作关系的IMEC表示,ASML已经完成了作为NXE:5000系列的高NA EUV曝光系统的基本设计,但计划于2022年实现商业化。 ASML一直与IMEC合作开发光刻技术,为了使用高NA EUV光刻工具开发光刻工艺,在IMEC校园内建立了一个新的“ IMEC-ASML高NA EUV实验室”。 除了使用EUV设备光刻1nm芯片之外,也会有一些不同的制造理念和方法。例如,早在2017年,美国布鲁克海文国家实验室的科研人员就宣布实现了1nm工艺制造,他们成功制造了尺寸只有1nm的印刷设备,使用的是电子束印刷工艺而非传统的光刻印刷技术。 科研人员使用了电子显微镜造出了比普通EBL(电子束印刷)工艺所能做出的更小的尺寸,电子敏感性材料在聚焦电子束的作用下尺寸大大缩小,达到了可以操纵单个原子的地步。他们造出的这个工具可以极大地改变材料的性能,从导电变成光传输以及在这两种状态下交互。