一对N沟道和P沟道 MOS 管以推挽形式工作，构成互补的金属氧化物半导体器件（Complementary Metal-Oxide-Semiconductor, CMOS）。其组成的反相器基本电路单元所实现一定逻辑功能的集成电路称为CMOS 电路。其特点是：①静态功耗低，每门功耗为纳瓦级；②逻辑摆幅大，近似等于电源电压；③抗干扰能力强，直流噪声容限达逻辑摆幅的35%左右；④可在较广泛的电源电压范围内工作，便于与其他电路接口；⑤速度快，门延迟时间达纳秒级；⑥在模拟电路中应用，其性能比 NMOS 电路好；⑦与 NMOS 电路相比，集成度稍低；⑧有“自锁效应”，影响电路正常工作。图1.8为当代先进CMOS 器件结构示意图。

MOS 器件不断地按比例缩小，通常伴随栅极氧化层的厚度的减薄，发生强反型时，沟道中的电阻将进一步降低，MOS器件速度将进一步提升。理论上MOSFET 的栅极应该尽可能选择导电性良好的导体，重掺杂多晶硅普遍用于制作MOSFET 的栅极，但这并非完美的选择。采用多晶硅栅极的理由如下：MOSFET 的阈值电压主要由栅极与沟道材料的功函数之间的差异来决定，因为多晶硅本质上是半导体，所以可以通过掺杂不同极性及浓度的杂质来改变其功函数。更重要的是，因为多晶硅和其底下作为沟道的硅之间禁带宽度相同，因此在降低 PMOS或NMOS的阈值电压时，可以通过直接调整多晶硅的功函数来达成需求。反过来说，金属材料的功函数并不像半导体那么易于改变，如此一来要降低 MOSFET的阈值电压就变得比较困难。而且如果想要同时降低PMOS 和 NMOS 的阈值电压，将需要两种不同的金属分别做其栅极材料，增加了工艺的复杂性；经过多年的研究，已经证实硅-二氧化硅界面两种材料之间的缺陷相对而言比较少。反之，金属-绝缘体界面的缺陷多，容易在两者之间形成很多表面能阶，大幅影响器件的性能；多晶硅的熔点比大多数的金属高，而在现代的半导体工艺中，习惯在高温下沉积栅极材料以增进器件性能。金属的熔点较低，将会影响工艺所能使用的温度上限。

不过虽然多晶硅在过去的二十多年里已成为制造MOSFET 栅极的标准，但也有若干缺点使得工业界在先进CMOS 器件产品中使用高介电常数的介质和金属栅极（High-kMetal Gate,HKMG），这些缺点如下：多晶硅导电性不如金属，限制了信号传递的速度。虽然可以利用掺杂的方式改善其导电性，但效果仍然有限。有些熔点比较高的金属材料如：钨（Tungsten）、钛（Titanium）、钴（Cobalt）或镍（Nickel）被用来和多晶硅制成合金。这类混合材料通常称为金属硅化物（silicide）。加上了金属硅化物的多晶硅栅极导电特性显著提高，而且又能够耐受高温工艺。此外因为金属硅化物的位置是在栅极表面，离沟道区较远，所以也不会对MOSFET的阈值电压造成太大影响。在栅极、源极与漏极都镀上金属硅化物的工艺称为“自我对准金属硅化物工艺”（Self-Aligned Silicide），通常简称 salicide 工艺。当 MOSFET 的器件尺寸缩得非常小、栅极氧化层也变得非常薄时，例如，最新工艺可以把氧化层厚度缩小到1nm 左右，一种过去没有发现的称之“多晶硅耗尽”现象也随之产生。当MOSFET 的反型层形成时，有多晶硅耗尽现象的MOSFET栅极多晶硅靠近氧化层处，会出现一个耗尽层，无形中增加了栅氧化层厚度，影响 MOSFET 器件性能。要解决这种问题，一种解决方案是将多晶硅完全的合金化，称为 FUSI（FUlly-Sllicide Polysilicon Gate）工艺。金属栅极是另一种最好的方案，可行的材料包括钽（Tantalum）、钨、氮化钮（TantalumNitride），或是氮化钛（Titalium Nitride）再加上铝或钨。这些金属栅极通常和高介电常数物质形成的氧化层一起构成 MOS电容。

在过去的半个多世纪中，以CMOS 技术为基础的集成电路技术一直遵循“摩尔定律”，即通过缩小器件的特征尺寸来提高芯片的工作速度、增加集成度以及降低成本，取得了巨大的经济效益与科学技术的重大发展，推动了人类文明的进步，被誉人类历史上发展最快的技术之一。伴随 MOS器件特征尺寸按比例不断缩小，源与漏之间的距离也越来越短，沟道不仅受栅极电场，同时也受到漏极电场的影响，这样一来栅极对沟道的控制能力变差，栅极电压夹断沟道的难度也越来越大，如此便容易发生亚阀值漏电（Sub-threshold leakage）现象，形成短沟道效应（Short-Channel Effects,SCE）。这样会导致晶体管性能的严重退化，影响其开关效率以及速度。如果短沟道效应得不到有效控制，传统的平面体硅MOSFET 的尺寸持续按比例缩小将变得越来越困难。集成电路技术发展到当今20nm 技术节点及以下时，在速度、功耗、集成度、可靠性等方面将受到一系列基本物理和工艺技术问题的限制。

为了克服这些挑战，人们致力于两方面的研究：一方面积极研发全新的信息处理技术，以便在CMOS技术的能力范围之外继续实现或超越摩尔定律；另一方面积极研究器件新结构、新材料，以便充分挖掘CMOS 技术的潜力，实现CMOS技术沿摩尔定律进一步按比例缩小。比如，在传统晶体管的工艺设计中采用新的材料，如高k电介质，金属栅材料以及隐埋应变硅源漏，或者发展替代传统平面结构的晶体管器件结构。图1.9给出当代CMOS 集成电路材料与器件结构的演进。

1949年肖克菜（W. B. Shockley）提出少子（少数载流子）在半导体中的注入和迁移的PN 结理论以及基于 PN 结的双极型晶体管器件结构。1960年，贝尔实验室的D.Kahng和M. Atalla 发明并首次制作成功金属-氧化物-半导体场效应晶体管（MOSFET）。MOSFET 的发明也是基于PN 结理论。

在发展替代传统平面结构的晶体管器件结构方面，一种特器件结构即所谓的鳍式场效应晶体管 FinFET吸引了人们的广泛关注。这个词最初被加利福尼亚大学伯克利分校的胡正明教授用来描述一个基于绝缘层上硅（Silicon On Insulator, SOI）衬底的非平面双栅晶体管器件。由于晶体管的沟道很像鱼的鳍，由此称之为鳍型场效应晶体管。它的发展基础是 Hitachi 公司的年轻工程师 Hisamoto 于1989年提出的基于体硅衬底，采用局域化绝缘体隔离衬底技术（local SOI）制成的首个三维器件 Delta FET。在传统晶体管结构中，栅极只能从沟道的一侧控制器件的导通与关闭，属于平面结构。FinFET 器件采用三维立体结构，由其中一个设置于源漏之间的薄鳍状沟道和类似鱼鳍的叉状栅极组成。栅电极能够从鳍形硅的两侧及顶部控制沟道，且与鳍形硅沟道垂直，两个侧边栅电极能够互相自对准，有效地缩小了有源区在平面上的占有面积，并且很大程度上增加了沟道的有效宽度，使得栅极对沟道电势控制更加完美，具有非常高的静电完整性，从而增加了器件的电流驱动能力和器件抑制短沟道效应的能力，并增加了器件的跨导，减小了漏极感应势垒降低（DrainInduced Barrier Lowering,DIBL）效应和阈值电压随沟道长度的变化量等。FinFET 因其优异的性能以及与传统 CMOS工艺的兼容性，被认为是很有前途的新颖器件，可以使摩尔定律得以延续。

在14nm 节点，由于 FinFET鳍的宽度只有5nm 左右，沟道宽度的变化可能会导致不良的V.以及驱动电流的变化等。采用全包围栅（Gate-Al-Around Rectangular,GAAR）器件结构是 FinFET器件的自然延伸D4.15。在这种结构中，栅极结构将鳍形沟道全部包裹起来，进一步改善了器件对短沟道效应的控制。然而由于工艺的限制，这些 GAAR型器件的沟道多为长方体形状，不可避免的锐角效应使得矩形沟道截面中的电场仍然不均匀。更进一步的是采用圆柱体全包围栅（Gate-All-Around Cylindrical, GAAC）器件结构。在这种结构中，栅极结构将圆柱体沟道全部包裹起来，克服了锐角效应，进一步改善了器件对短沟道效应的控制。由于具备近乎完美的静电完整性，圆柱体全包围栅器件备受关注。图1.10给出CMOS 器件由二维平面结构向三维非平面结构的演进。

2011年初，Intel 公司在其22nm 工艺技术节点上首次推出了商品化的 FinFET 产品Ivy-Bridge。其器件结构与早期 Hisamoto 的Delta FET及其相似，如图1.10所示，只是省略了局域化衬底绝缘隔离工艺，依旧采用阱隔离技术将沟道与体硅衬底隔离开来。环栅纳米线器件因其更优异的静电完整性和弹道输运特性，有望取代 FinFET 并应用在10nm以下节点。但由于PN结漏电问题，也将面临一些挑战。