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CMOS 器件面临的挑战
来源: | 作者:LiLi | 发布时间: 2025-05-12 | 66 次浏览 | 分享到:

在14nm 节点,由于 FinFET鳍的宽度只有5nm 左右,沟道宽度的变化可能会导致不良的V.以及驱动电流的变化等。采用全包围栅(Gate-Al-Around Rectangular,GAAR)器件结构是 FinFET器件的自然延伸D4.15。在这种结构中,栅极结构将鳍形沟道全部包裹起来,进一步改善了器件对短沟道效应的控制。然而由于工艺的限制,这些 GAAR型器件的沟道多为长方体形状,不可避免的锐角效应使得矩形沟道截面中的电场仍然不均匀。更进一步的是采用圆柱体全包围栅(Gate-All-Around Cylindrical, GAAC)器件结构。在这种结构中,栅极结构将圆柱体沟道全部包裹起来,克服了锐角效应,进一步改善了器件对短沟道效应的控制。由于具备近乎完美的静电完整性,圆柱体全包围栅器件备受关注。图1.10给出CMOS 器件由二维平面结构向三维非平面结构的演进。

2011年初,Intel 公司在其22nm 工艺技术节点上首次推出了商品化的 FinFET 产品Ivy-Bridge。其器件结构与早期 Hisamoto 的Delta FET及其相似,如图1.10所示,只是省略了局域化衬底绝缘隔离工艺,依旧采用阱隔离技术将沟道与体硅衬底隔离开来。环栅纳米线器件因其更优异的静电完整性和弹道输运特性,有望取代 FinFET 并应用在10nm以下节点。但由于PN结漏电问题,也将面临一些挑战。