时钟(Clock) 是数字电路的时间参考，是同步电路中时序逻辑电路采样、更新的周期性信号，单位为赫兹(Hz)。时钟信号可以通过晶体振荡器(Crystal Oscillator)、RC振荡器( RC Oscillator) 或锁相环( Phase Locked Loop, PLL)等电路产生，经过时钟分配网络传递到所有时序单元(包括寄存器、锁存器等)。时钟分配网络(Clock Distribution Network)又称时钟树(Clock Tree)，是指时钟从源点传输到所有节点的电路，其关键指标是时钟抖动、时钟偏差、时钟延迟和时钟树功耗。

现代集成电路规模巨大，同步所有时序单元的时钟树功耗也不断增加，在某些高性能处理器中时钟树功耗超过芯片总功耗的30%。时钟树的主要类型:①H树时钟缓冲器(Clock Buffer) 的布局类似于H型;②鱼骨(Fishbone)结构时钟缓冲器的布局类似于鱼骨形状;③网格( Mesh)结构时钟由围绕电路四周的时钟驱动单元驱动，并以网格状顶层布线;另外还有组合多种结构的混合结构。

表征时钟的主要指标有时钟周期、上升时间、 下降时间、占空比、时钟延迟、时钟抖动和时钟偏差。时钟源、时钟分配网络和部分时钟指标如图5-10所示。

时钟周期(Clock Period)又称振荡周期，是时钟频率的倒数。由于时序逻辑的建立时间(Setup Time)约束，存在最小时钟周期约束，即电路可以工作的最高工作频率。

上升时间(Rise Time)和下降时间(Fall Time)指时钟边沿的转换时间。上升时间一般定义为时钟信号电平幅度从10%变化到90%时所用的时间(或者30%-70%)。下降时间的定义类似。

占空比( Duty Cycle)指时钟的高电平与时钟周期的比值。不同类型时序逻辑电路对时钟占空比要求不同。基于寄存器的设计，对时钟占空比没有明确要求。基于锁存器的设计，对时钟占空比要求较高。

时钟抖动(Clock Jiter)是某个节点上的时钟边沿发生的随机变化。时钟抖动分为确定性抖动和随机性抖动两类。确定性抖动又可以分为周期性抖动、数据依赖抖动和占空比抖动。随机性抖动是由器件噪声、电源时变噪声产生的不可预测、无规律抖动。

时钟延迟( Clock Latency)指时钟源到时序逻辑(寄存器、锁存器等)的平均延时。时钟延迟受到时钟树拓扑结构和时钟树驱动单元的影响。

时钟偏差( Clock Skew)是时钟信号在传输过程中，由于传输路径差异、工艺偏差、环境影响和信号负载的不同，任意两个时序逻辑i和j之间的时钟边沿差δ=ti-tj时钟偏差可以分为正偏差和负偏差，时钟布线方向和数据流水线方向一致则为正偏差d>0,反之则为负偏差。